서울과학기술대학교 전기정보공학과 Intelligent Digital Systems Design Lab(지능형 디지털 시스템 설계 연구실) (https://idsl.seoultech.ac.kr/) 김현 교수 연구팀은 4월 20일(월)~ 4월 22일(수) BK선정 국제학술대회인 DATE 2026 컨퍼런스에서 3편의 논문을 발표했다.

DATE(Design, Automation and Test in Europe)는 BK21 선정 국제학술대회로, 반도체 설계 자동화(EDA), 하드웨어·소프트웨어 설계, 테스트 및 전자회로 시스템 제조 분야의 설계자, 연구자, 기업 관계자들이 한자리에 모이는 유럽 최대 규모의 전자 시스템 설계·테스트 학술대회이다. IC/SoC, 재구성 가능 하드웨어, 임베디드 시스템 및 임베디드 소프트웨어에 이르기까지 기술과 시스템을 아우르는 폭넓은 연구 주제를 다루며, 매년 반도체 설계 자동화 분야의 최첨단 연구 방향을 제시하는 세계 최고 수준의 학술대회이다. 2026년도 DATE 학회는 4월 20일(월)부터 4월 22일(수)까지 이탈리아 베로나(Verona)에서 개최되었다.

▲ (왼쪽부터)전기정보공학과 김현 교수 연구팀 박사과정 강범진, 전기정보공학과 김현 교수 연구팀 박사과정 김남준, 전기정보공학과 김현 교수 연구팀 석사과정 한성수

학생들이 발표한 논문 개요는 아래와 같다.

1. 강범진

"HI-APP:Hardware-friendly Fully-IntegerApproximation of Nonlinear Functions in QuantizedCLIP-ViTs" 논문은 Quantized CLIP-ViT의 FPGA 기반 가속기 배포 시 비선형 함수의 높은 자원 소모 문제와, 근사화 과정에서 발생하는 정확도 저하 문제를 동시에 해결하기 위해 fully-integer approximation framework인 HI-APP를 제안하였다. 이를 위해 GELU와 Lay.er Norm의 approximation error를 최소화할 수 있는 clipping range와 PoT 기반 연산 구조를 설계하여, high-precision multiplication과 division을 shift 기반 연산으로 대체하면서 정확도 손실을 최소화하였다. 결과적으로, 추가적인 fine-tuning 없이 ImageNet 벤치마크 기준 최대 0.93%의 Top-1 accuracy 감소만으로 정확도를 유지하면서, FPGA 구현에서 GELU 모듈의 DSP 사용을 최소화하고 Lay.er Norm 모듈의 LUT 및 FF를 각각 69.8%, 96.0%까지 절감하였으며, 강범진 박사과정이 주저자로 참여하였다.

본 연구는 2025년 산업통상자원부, 한국산업기술기획평가원(KEIT) 및 한국반도체연구조합 지원 사업인 민관공동투자반도체고급인력양성사업(RS-2025-02305531) 및 2025년도 산업통상자원부 및 한국산업기술기획평가원(KEIT) 연구비 지원에 의한 연구 결과이다 (RS-2025-02307330). 

2. 윤석규, 김남준

"LUT-APP: Dynamic-Precision LUT-bas.ed Approximation Unifying Non-Linear Operations in Transformers" 논문은 모바일 및 엣지 디바이스에서 트랜스포머(Transformer) 추론 시 병목으로 부각되고 있는 비선형 함수 연산을 효율적으로 가속하기 위한 통합 근사 프레임워크를 제안하였다. 구체적으로, 입력 크기에 따라 비트폭을 적응적으로 할당하는 동적 고정소수점 형식, 제한된 LUT 자원 내에서 근사 오차를 최소화하는 유전적 적응 차분 진화 알고리즘, 그리고 INT8 곱셈-덧셈 데이터패스를 단일 모듈로 통합하는 하드웨어 설계를 제시하였다.

결과적으로, 다양한 거대 언어 모델(LLM) 및 비전 트랜스포머(ViT)에서 미세조정 없이도 기준 정확도를 유지하면서 기존 최신 기법 대비 최대 6.87배 낮은 근사 오차를 달성하였으며, 28nm 공정 합성 결과 4.19배의 면적 감소 및 3.26배의 전력 절감 효과를 입증하였다. 본 연구에는 윤석규 석사과정이 주저자로, 김남준 박사과정이 공저자로 참여하였다.

본 연구는 과학기술정보통신부 및 정보통신기획평가원의 대학ICT연구센터육성지원사업의 연구결과로 수행되었으며 (IITP-2026-RS-2022-00156295), 2025년도 과학기술정보통신부 및 정보통신기획평가원의 연구비 지원에 의한 연구 결과이다 (RS-2025-02304537, 지능형 홈 온디바이스 AI Matter 허브 시스템 기술 개발).

3. 한성수, 최다훈

"BOLD-Q: Blockwise Outlier-aware Logarithmic Dual-Bias Quantization for Hardware-Efficient LLM Inference" 논문은 온디바이스 환경에서 대형 언어 모델(LLM)의 메모리 및 전력 부담을 줄이기 위한 양자화 프레임워크를 제안하였다. 구체적으로, 블록별 이중 바이어스(Dual-Bias)를 통해 가중치는 후보 탐색을 통해 정적으로, 활성값은 동적으로 양자화 구간을 조정하고, 로그 수 체계(LNS) 기반 스케일링으로 블록별 분포 적합도를 향상시키는 소프트웨어 기법과, 이중 바이어스 전처리 행을 갖춘 LNS-MAC 시스톨릭 어레이 하드웨어를 함께 설계하였다. 결과적으로, LLaMA-2 7B 모델 기준 동일 정밀도의 기존 기법들을 상회하는 양자화 성능을 달성하였으며, 하드웨어 측면에서는 28nm 공정 합성 결과 기준 설계 대비 면적 최대 34.0% 감소 및 에너지 21.4% 절감을 달성하여 LLM의 균일하고 온디바이스 친화적인 저정밀도 실행 경로를 실현하였다. 본 연구에는 한성수 석사과정이 주저자로, 최다훈 박사과정이 공저자로 참여하였다.

본 연구는 과학기술정보통신부·광주광역시가 공동 지원한 '인공지능 중심 산업융합 집적단지 조성사업'의 지원을 받아 수행된 연구 결과이며, 2025년 산업통상자원부, 한국산업기술기획평가원(KEIT) 및 한국반도체연구조합 지원 사업인 민관공동투자반도체고급인력양성사업(RS-2025-02305531)으로 수행되었다. 또한 IDEC에서 EDA Tool을 지원받아 수행하였다.